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双DSP电机控制数字平台设计
双DSP电机控制数字平台设计 关键词：电机控制；直接转矩控制；
双DSP；
双端口RAM；
通信 引言 直接转矩控制[1]是目前广为研究的电机控制理论之一，已在异步机上取 得了成功，而在同步机方面的应用也已有了一定发展[2]。由于该理论直接对转 矩进行控制，故瞬态性能得到了显著的改善。但是，由于其采用的是Bang Bang 控制，控制周期过长会使电流过大；
同时大周期会使转矩脉动加大。为了解决这 个问题可以从控制策略上加以改进，比如采用SVM DTC[3]来取代传统DTC方 案；
也可以在控制平台上加以考虑，提高处理器速度，缩短控制周期。以单个 DSP为核心的控制平台（常见的芯片如TI公司的2000系列），由于既要完成复杂 的算法，还要执行数据采集、控制信号输出、系统保护以及人机交互等一系列操 作，无法有效地缩短控制周期。在综合考虑了各种数字信号处理器的性能之后， 决定采用双DSP并行工作的体系结构；
并同时考虑到该控制系统的特点，即在每 个控制周期内两个DSP之间交换的信息很少，不同于诸如图像采集系统[4]那样， 需要大流量的数据交换。由此采取了一系列特殊的设计思想。首先，在芯片的选 型上兼顾了各自不同的特点，即专用于电机控制领域的芯片TMS320LF2407A专 注于控制；
高速通用数据处理芯片TMS320VC33则着眼于复杂算法的实现，从而 充分利用了各自的特点。其次，针对电机控制这一特定领域，需要采集的数据相 对较少，同时反馈的也只是计算结果，即PWM波发送策略，并无大量中间结果， 因此，需要考虑的重点是控制方法的实现，和数据采集的实现必须占用尽可能少 的资源。同时由于数据量较少，可以用较小的代价来实现数据的冗余，使得数据 处理时更加灵活和方便，DSP之间并不一定保持同步工作状态。为了实现两个 DSP之间的数据交换和通信，选择了双口RAM作为两者之间的媒介。并从硬件和 软件上相互配合，避免存储空间争用[5]的同时，使得数据存储过程尽量少耗费 各种资源。
1 硬件系统构成 TMS320LF2407A最突出的特点在于其事件管理器模块：共有两个事件管 理器EVA及EVB，提供了8个16位脉宽调制（PWM）通道。这些都是针对电机控 制而设计的，在PWM波的产生上相当方便可靠；
可编程的PWM死区控制可以防 止上下桥臂同时输出触发脉冲而导致直通。同时每个模块还提供了两个外部引脚 PDPINTA和PDPINTB，当该引脚上出现低电平时事件管理器模块将快速关闭相应的PWM通道，起到保护作用。片内模数转换模块为数据采集提供了高性能的 A/D转换器，最小转换时间只有500ns。由于转换时间是整个控制周期的组成部分 之一，快速A/D对于缩短控制周期是非常有利的。
TMS320C3X系列DSP芯片是一种性能价格比很好的浮点处理芯片，具有 很高的数据处理速度。片内部分拥有34K×32位的RAM，在程序运行期间，所有 的数据都位于其中，从而能够充分发挥哈佛总线结构所带来的数据吞吐量大、运 算快的优点。在算法实现上，由于采用了浮点计算格式，将使计算精度得到提高；
采用编程语言C会使程序编写效率大大改善，这对于需要用复杂算法实现的控制 策略来说是很重要的。
双口RAM的特点在于具有两组相互独立的地址线、数据线和控制线，片 内包含的控制逻辑解决了三个重要的问题：处理器之间的信号关系（中断逻辑）；
两个CPU正在使用同一地址时的时间关系（仲裁逻辑）和把一块存储器临时分配 到某一边的硬件支持（旗语逻辑），从而保证双机之间数据、信号交流的正确进 行。
仲裁逻辑（忙逻辑）每块CY7C025允许两个CPU同时读取任何存储单元（包 括同时读同一地址单元），但是不允许同时写或者一读一写同一地址单元，否则 就会发生错误。双口RAM中已经有相应的仲裁逻辑电路来解决这一问题：先行 稳定的地址端口通过仲裁逻辑电路优先读写，同时内部电路使另一个端口的 BUSY信号有效，并在内部禁止对方访问，直到本端口的操作结束。BUSY信号 可以作为CPURDY信号的来源，从而使得CPU处于等待状态。
当双口RAM单片使用的时候，问题相对简单，但是，在现代数字系统中， 由于数据总线的宽度往往可以达到32位甚至更宽，这就需要多片双口RAM来进 行位扩展。此时如果出现同时访问，将有多块双口RAM处于工作状态，如果依 然象单片工作时那样，每块双口RAM都使用自己的仲裁逻辑，则很可能出现一 种情况，即第一片仲裁使得BUSYL变低，而第二片仲裁使BUSYR变低，这样两 边的CPU都会处于等待状态。为了避免这种情况的发生（BUSY信号死锁），可 以使用主从模式，使得当多块芯片一起工作时，只使用主片的仲裁逻辑，并迫使 从片跟随主片。主从模式的电路连接如图1所示。
主芯片的BUSY信号接上拉电阻作为输出，从芯片的BUSY信号作为写禁 止输入，当主芯片处于BUSY状态时，从芯片接收这个状态，同样处于忙状态，从而避免了死锁的发生。
中断逻辑另一个重要的内部电路结构，它允许双CPU通过端口直接进行通 信。CY7C025最高位的存储单元1FFF作为右边端口的中断信箱，次高位存储单 元1FFE作为左边端口的中断信箱。各CPU可以读取双方的中断信箱，但只能写 对方的中断信箱。当一端写入对方的中断信箱时，对方就会产生一个中断信号；
读自己的中断信箱则清除自己的中断信号，读对方的中断信箱不会清除中断信号。
旗语通信逻辑可以使双口RAM暂时指定一块存储区，只供一端的CPU使用， 称之为独占模式。CY7C025配置了独立于RAM阵列的8个旗语锁存器，用于标志 双口RAM是否处于独占模式。独占模式也可以用来避免地址仲裁问题，因为， 它是一种使两边不同时使用同一地址的方法，通常也叫做软件仲裁。
控制平台结构框图如图2所示。
电机由IPM来驱动，霍尔元件检测相关物理量，通过信号调理电路给A/D 转换器，转换结果由LF2407A存储于双口RAM中，并由VC33读取用于计算。调 理的同时保护电路也进行相应的检测，在意外状况发生时随时切断触发信号。
VC33将获取的数据进行分析和计算，所有的数据处理都由VC33完成，只将计算 结果反馈给LF2407A，并由此产生相应的控制信号，通过接口电路来控制IPM工 作。同时预留了D/A及串口输出等相关外围电路，用于实现显示、检测、与其它 系统通信等各项功能。LF2407A和VC33优势互补，并行工作，控制周期的长短 主要取决于算法实现时间。原有的控制软件（以C32为控制平台）需要100μs左右， 在采用了新的控制平台后，整个控制周期减小到20μs左右。
2 双端口RAM存储争用解决方案 在双机的数据交流过程中，存在存储空间争用问题，常见的解决方案有如 下几种。
——硬件方案最简单的方法就是上面提到的使用双口RAM内部的仲裁逻 辑，要求两边的CPU都具有RDY引脚，从而插入相应的等待周期。对于8098单片 机，DSP都具有这样的资源，而且只需要硬件支持，相对简单。如果不具备RDY 引脚，如8031单片机，则不能采用此种方法。
——中断方案需要硬件和软件的同时支持。将双口RAM的左右中断信号输出引脚和CPU的外部中断输入引脚相连，并编写相应的中断子程序。
——旗语方案同样需要硬件和软件的同时支持，我们也称之为软件仲裁。
其步骤为申请独占区域、判断申请是否成功、释放独占区域。由于两边不同时使 用同一地址，所以也可以避免争用的发生。
本系统设计时综合了各种情况最后选用了硬件方案。这是因为使用中断方 案软件编写复杂，频繁中断跳转在算法和控制都较复杂的情况下，对于软件的可 靠性和稳定性是不利的；
采用旗语方案则控制相对复杂一些；
硬件方案具有简单 可靠的特点，存储空间的争用完全由硬件解决，即当发生存储空间争用的时候， 决定先行稳定的端口优先进行访问，另一端口则插入等待周期。由于DSP的快速 性，不同于以往的单片机将产生很长的等待周期。针对本系统考虑，即使是最坏 的情况：每个控制周期内传递数据8个，LF2407A一次读/写周期50ns记，共需要 0.4μs。当然这完全由硬件来实现，若考虑软件上共同配合，则可以更有效地减 少等待时间。而且0.4μs和20μs的控制周期相比，所占的比重非常小，并不会给系 统性能带来显著影响，系统可靠性和稳定性也能够得到保证。这也正是本系统的 特点所在。
3 TMS320C2407A/TMS320VC33与 CY7C025之间通信的实现 LF2407A的数据总线宽度和地址总线宽度都是16位，单片CY7C025就足够 了。VC33的数据总线宽度是32位，可以采用两片CY7C025以主从模式进行宽度 扩展（见图3），这样每次VC33读取数据时就能一次读入两个LF2407A的采样数 据。也可以采用单片CY7C025，虽然没有完全利用VC33的数据宽度，但是，从 电路设计上来讲相对简洁。由于本系统双口RAM的作用主要是起到数据传递的 作用，不需要保存大量的中间结果以及已经使用过的数据，因此，需要的存储空 间不是很大，单片双口RAM就已经足够。具体的接口电路见图3，片选等控制信 号由译码电路产生。
地址空间分配综合了不同DSP的空间资源分配要求，具体见表1。
表1 地址空间分配表起始地址 终止地址 LF2407A 0X8000H 0X9FFFH VC33 010000H 011FFFH 4 软件功能实现 双DSP协同工作的关键是相互通信和数据交流上的密切配合，可通过硬件 仲裁电路来完成这一任务。但是如果仅仅用硬件完成，如上分析，毕竟等待时间 还要0.4μs左右。如果辅以软件配合，则可以有效地减少等待产生的情况。
首先，冲突可能发生在同时写同一个存储单元。在数据写的时候采用如下 措施可以避免这种情况的发生：如图4所示，将读/写的存储空间独立开来，显然 LF2407A和VC33在写的时候就不可能产生冲突，避免了等待的发生。
其次，冲突可能发生在一读一写同一存储单元的情况下。以LF2407A写数 据，VC33读数据为例，上面分析的产生0.4μs等待时间的情况是基于如下假设：
将8个数据依顺序存储于同一地址单元。即LF2407A存第一个数据时发生冲突， VC33产生等待时间50ns，等待结束VC33读数据，此后LF2407A将第二个数据覆 盖前一个数据存储，依次类推得出的结果就是8×50ns=400ns。
事实是我们有足够的地址空间用来存储每批数据，将8个数据按顺序存放 在不同的地址空间，此时的情况如下：LF2407A存第一个数据时发生冲突，VC33 产生等待时间50ns，等待结束VC33读数据，与此同时LF2407A也开始写第二个 数据于下一个存储单元中。两者同时进行，我们只要保证VC33读完的时候， LF2407A第二个数据已经写完，则不会有冲突发生。针对本例，由于两者时间不 同（LF2407A为50ns，VC33为13.3ns），VC33读得较快，只要在软件编写上增 加40ns左右的循环，就能保证如上的要求。当读/写反过来的时候，则不存在这 样的情况而能顺利配合。这样，最终的结果是只增加50ns的等待周期，对于本系统完全可以接受。
由于两个DSP并不同步工作，所以，LF2407A可以采样尽可能多的数据并 保存，VC33只选用最新的数据用于计算，这样就能保证数据的冗余。程序流程 如图5所示。
5 结语 双DSP控制系统综合利用了TMS320LF2407A和TMS320VC33芯片的优势 和特长，两者在控制和计算上分工明确，并行工作。利用双口RAM实现数据和 信息的交流的时候，针对电机控制系统采样数据相对较少的特点，从硬件和软件 上相互配合，在解决存储空间争用的同时，很好地解决了等待时间等资源的浪费， 也避免了数据交换时利用中断造成的软件不稳定。实现了两者之间的协调工作， 大大缩短了控制周期，提高了控制平台的性能。对于低电感同步电机直接转矩控 制时，由于控制周期过长而引起电流上升过大的问题能很好地加以解决，同时也 使转矩脉动明显减小。
